| 1 |
|
|---|
| 2 | Технические требования к ПО платы 4С-37
|
|---|
| 3 |
|
|---|
| 4 | Данный документ устанавливает требования на первый этап разработки и подра-
|
|---|
| 5 | зумевает использование только двух портов C37.94 и двух портов E1 платы. Шины
|
|---|
| 6 | TDM (соединение с коммутатором SW-01) не используются.
|
|---|
| 7 |
|
|---|
| 8 | 1. Плата 4C-37 предназначена для организации канала передачи данных между
|
|---|
| 9 | устройствами ДЗЛ или УПАСК.
|
|---|
| 10 |
|
|---|
| 11 | 2. Плата имеет два порта IEEE C37.94 для подключения двух устройств ДЗЛ и
|
|---|
| 12 | два порта E1 для подключения к сети передачи данных.
|
|---|
| 13 | Схема соединения:
|
|---|
| 14 |
|
|---|
| 15 | .-------------. .-------------.
|
|---|
| 16 | | Плата 4C-37 | | Плата 4C-37 |
|
|---|
| 17 | .-----. .--------. .------. | | .-----.
|
|---|
| 18 | | ДЗЛ |<-->|C37.94_1|<-->| E1_1 |<-...->| |<-->| ДЗЛ |
|
|---|
| 19 | `-----' `--------' `------' | | `-----'
|
|---|
| 20 | | | | |
|
|---|
| 21 | .-----. .--------. .------. | | .-----.
|
|---|
| 22 | | ДЗЛ |<-->|C37.94_2|<-->| E1_2 |<-...->| |<-->| ДЗЛ |
|
|---|
| 23 | `-----' `--------' `------' | | `-----'
|
|---|
| 24 | `-------------' `-------------'
|
|---|
| 25 |
|
|---|
| 26 | 3. Канал для передачи данных ДЗЛ и УПАСК, организованный платами 4C-37,
|
|---|
| 27 | должен соответствовать требованиям стандарта СТО 34.01-9.2-004-2019, разделы
|
|---|
| 28 | 10 "Требования к организации каналов ДЗЛ по цифровым сетям связи" и 13 "Требо-
|
|---|
| 29 | вания к организации каналов УПАСК ЦС", стандарта СТО 33.180.10.239-2016, таб-
|
|---|
| 30 | лица 4.2 п/п 3.6 "Показатели качества передачи информации РЗ и ПА".
|
|---|
| 31 |
|
|---|
| 32 | 4. Порты C37.94 платы всегда должны формировать на выходе цикл по IEEE C37.94
|
|---|
| 33 | с данными, принятыми из порта E1, независимо от наличия аварий или ошибок со
|
|---|
| 34 | стороны порта E1. Количество каналов в цикле конфигурируется пользователем ин-
|
|---|
| 35 | дивидуально для каждого порта. Сконфигурированное значение используется в обоих
|
|---|
| 36 | направлениях передачи. Значение, принятое приёмником C37.94, игнорируется. При
|
|---|
| 37 | аварии LOS порта E1 в сторону порта C37.94 в данных должны передаваться "все
|
|---|
| 38 | единицы" (с чередованием прямой/инверсный бит).
|
|---|
| 39 |
|
|---|
| 40 | 5. В сторону портов E1 из портов С37 должны передаваться только данные в
|
|---|
| 41 | чистом виде, без чередования прямой/инверсный бит, в TS2..TS13, с привязкой к
|
|---|
| 42 | началу циклов.
|
|---|
| 43 | В TS1 сигналов E1 должна передаваться величина сдвига начала передачи цикла
|
|---|
| 44 | E1 от начала приёма цикла C37 с дискретностью два тактовых интервала (0.98 мкс,
|
|---|
| 45 | диапазон - два цикловых интервала). Передаваемое значение сдвига должно при по-
|
|---|
| 46 | тере циклов C37 быть неизменным, при восстановлении циклов - приводиться к ре-
|
|---|
| 47 | альной величине. При достижении границы диапазона сдвига должно выполняться
|
|---|
| 48 | проскальзывание на один цикл (без переустановки циклов E1).
|
|---|
| 49 | Приёмник сигнала E1 должен использовать принятое значение сдвига только, ес-
|
|---|
| 50 | ли это и предшествующее значения отличаются каждое от своего предшествующего
|
|---|
| 51 | значения не более, чем на единицу. Приёмник должен определять расчётный момент
|
|---|
| 52 | передачи начала цикла C37 путём добавления к моменту приёма начала цикла E1
|
|---|
| 53 | сдвига, равного разности фиксированной задержки (2.5? цикловых интервала) и
|
|---|
| 54 | сдвига, полученного из сигнала E1. Если отклонение расчётного времени от реаль-
|
|---|
| 55 | ного превышает предельное значение, цикл C37 должен переустанавливаться.
|
|---|
| 56 | В неиспользуемых TS должны передаваться единицы.
|
|---|
| 57 |
|
|---|
| 58 | 6. Плата должна поддерживать режимы синхронизации:
|
|---|
| 59 | a) синхронизация всех передатчиков от сигнала "pclk" частотой 8192 кГц, фор-
|
|---|
| 60 | мируемого платой SW-01;
|
|---|
| 61 | b) синхронизация всех передатчиков от сигнала "clk65m" частотой 65536 кГц,
|
|---|
| 62 | формируемого независимым генератором своей платы 4C-37;
|
|---|
| 63 | c) синхронизация всех передатчиков от потоков E1:
|
|---|
| 64 | от приёмника сигнала E1_1, если сигнал E1_1 есть, или
|
|---|
| 65 | от приёмника сигнала E1_2, если сигнала E1_1 нет;
|
|---|
| 66 | d) несинхронный режим:
|
|---|
| 67 | передатчик C37.94_1 синхронизируется от приёмника E1_1,
|
|---|
| 68 | передатчик C37.94_2 синхронизируется от приёмника E1_2,
|
|---|
| 69 | передатчик E1_1 синхронизируется от приёмника C37.94_1,
|
|---|
| 70 | передатчик E1_2 синхронизируется от приёмника C37.94_2.
|
|---|
| 71 | Примечание. Следует игнорировать требование IEEE C37.94, запрещающее исполь-
|
|---|
| 72 | зование для синхронизации передатчиков сигнала, принимаемого от ДЗЛ.
|
|---|
| 73 |
|
|---|
| 74 | 7. Плата должна детектировать аварии: по портам E1 - LOS, LOF, RAI, AIS, по
|
|---|
| 75 | портам С37.94 - LOS, RAI.
|
|---|
| 76 |
|
|---|
| 77 | 8. Неиспользуемые входы/выходы FPGA в сторону кросс-платы блока должны быть
|
|---|
| 78 | в высокоимпедансном состоянии.
|
|---|
| 79 |
|
|---|
| 80 | 9. Предусмотреть переключение платы из основного режима, описанного в этом
|
|---|
| 81 | документе, в режим работы через кросс (режим работы на следующем этапе), в ко-
|
|---|
| 82 | тором обеспечивается передача данных 4х портов C37.94 в сторону TDM-коммутатора
|
|---|
| 83 | SW-01.
|
|---|
| 84 |
|
|---|
| 85 | 10. FPGA должна по выходам REFCLK0, REFCLK1 выдавать тактовые сигналы 2048кГц,
|
|---|
| 86 | выделенные приёмниками C37.94_x, E1_x. Источники сигналов задаются конфигуриро-
|
|---|
| 87 | ванием. Допускается передача сигналов без фильтрации джиттера.
|
|---|
| 88 |
|
|---|
| 89 | 11. FPGA должна работать по интерфейсам:
|
|---|
| 90 | - C37.94_1..C37.94_4;
|
|---|
| 91 | - E1_1..E1_2;
|
|---|
| 92 | - TDM;
|
|---|
| 93 | - SPI SW (через кросс);
|
|---|
| 94 | - SPI MCU.
|
|---|
| 95 | Поддержка интерфейсов C37.94_3, C37.94_4, TDM предполагается на следующих
|
|---|
| 96 | этапах.
|
|---|
| 97 |
|
|---|
| 98 | 12. Интерфейс TDM содержит цепи (см. "Описание ПЛИС платы SW-01"):
|
|---|
| 99 | - TDM0_DIN..TDM7_DIN, входные данные;
|
|---|
| 100 | - TDM0_DOUT..TDM7_DOUT, выходные данные;
|
|---|
| 101 | - входы PCLK и FS0, тактирование и цикловый синхросигнал;
|
|---|
| 102 | - вход/выход RESERVE1, сигнал стаффинга.
|
|---|
| 103 |
|
|---|
| 104 | Временная диаграмма сигналов:
|
|---|
| 105 | PCLK _/~\_/~\_/~\_/~.._/~\_/~\_/~ Частота 8192кГц (см. мсх. ZL30100QD)
|
|---|
| 106 | FS0 _____/~~~\__0__.._127_/~~~\_ Период 128*8=1024 имп. PCLK (125 мкс)
|
|---|
| 107 | TDMx_DIN : 0 : 7 : 6 : .. : 0 : 7 : xE1[0]..xE1[3], E1 по G.704
|
|---|
| 108 | TDMx_DOUT : 0 : 7 : 6 : .. : 0 : 7 : xE1[0]..xE1[3], E1 по G.704
|
|---|
| 109 | RESERVE1 ? (сведения об этом сигнале - в проектах Черепанова)
|
|---|
| 110 |
|
|---|
| 111 | 13. По SPI SW FPGA должна работать в режиме Slave. Цепи интерфейса:
|
|---|
| 112 | - CONTROL5 (nCS), вход выбора устройства;
|
|---|
| 113 | - CLK1 (SCLK), тактовый вход, частота не более 2 МГц;
|
|---|
| 114 | - MISO0 (MOSI), входные данные;
|
|---|
| 115 | - MOSI0 (MISO), выходные данные;
|
|---|
| 116 |
|
|---|
| 117 | Временная диаграмма сигналов:
|
|---|
| 118 | nCS ~\_______________ ... _________/~
|
|---|
| 119 | SCLK ___/~~\__/~~\__/~ ... _/~~\______
|
|---|
| 120 | MOSI ___/ msb X d6 X ... X d0 \___
|
|---|
| 121 | MISO ___/ msb X d6 X ... X d0 \___
|
|---|
| 122 |
|
|---|
| 123 | Формат предачи сообщенй через SPI:
|
|---|
| 124 | nCS ~\_______________________/~
|
|---|
| 125 | MOSI <addr>< di >...< di >
|
|---|
| 126 | MISO ---------< do >...< do > >-
|
|---|
| 127 | addr - адрес платы, старшие разряды должны игнорироваться;
|
|---|
| 128 | di - данные к fifo_rx или флаги 0x7E;
|
|---|
| 129 | do - данные из fifo_tx или флаги 0x7E.
|
|---|
| 130 | Выход MISO должен удерживаться в высокоимпедансном состоянии и переводиться
|
|---|
| 131 | в активное состояние для передачи do, если принят свой адрес платы.
|
|---|
| 132 |
|
|---|
| 133 | 14. По SPI MCU FPGA должна работать в режиме Slave. Цепи интерфейса:
|
|---|
| 134 | - CPU2 (nCS), вход выбора устройства;
|
|---|
| 135 | - CPU5 (SCLK), тактовый вход, частота 2..4 МГц;
|
|---|
| 136 | - CPU3 (MOSI), входные данные;
|
|---|
| 137 | - CPU4 (MISO), выходные данные;
|
|---|
| 138 | - CPU12 (fifo_rx_int), выход;
|
|---|
| 139 | - CPU7 (fifo_tx_int), выход;
|
|---|
| 140 | - CPU1 (fifo_tx_enable), вход;
|
|---|
| 141 | - CPU6 (сброс интерфейсных регистров), вход, не используется.
|
|---|
| 142 |
|
|---|
| 143 | Временная диаграмма сигналов:
|
|---|
| 144 | nCS ~\_______________ ... _________/~
|
|---|
| 145 | SCLK ___/~~\__/~~\__/~ ... _/~~\______
|
|---|
| 146 | MOSI ___/ msb X d6 X ... X d0 \___
|
|---|
| 147 | MISO ___/ msb X d6 X ... X d0 \___
|
|---|
| 148 |
|
|---|
| 149 | Формат предачи сообщенй через SPI
|
|---|
| 150 | - при записи в FPGA: <1,addr[6:0]><data>;
|
|---|
| 151 | - при чтении из FPGA: <0,addr[6:0]><data>.
|
|---|
| 152 | Данные могут быть 8-разрядные, 16-разрядные или произвольной длины. 16-раз-
|
|---|
| 153 | рядные данные передаются, начиная со старшего байта.
|
|---|
| 154 | Во время приёма команды и данных для записи по выходу MISO допускается пере-
|
|---|
| 155 | дача произвольных значений.
|
|---|
| 156 | Сведения о регистрах, доступных через интерфейс, прилагаются.
|
|---|
| 157 |
|
|---|
| 158 | 15. FPGA должна иметь FIFO-буферы fifo_tx и fifo_rx по 512 байтов для переда-
|
|---|
| 159 | чи HDLC пакетов (по SPI MCU и SPI SW) от MCU к плате SW - через fifo_tx, и от
|
|---|
| 160 | платы SW к MCU - через fifo_rx.
|
|---|
| 161 | Запись в fifo_rx должна выполняться только, если сообщение адресовано по ад-
|
|---|
| 162 | ресу, содержащемуся в регистре board_address, после приёма флагов 0x7E. Первые
|
|---|
| 163 | после инициализации флаги не записываются, количество флагов между пакетами
|
|---|
| 164 | должно усекаться до одного.
|
|---|
| 165 | После приёма в fifo_rx полного пакета или при заполнении fifo_rx наполовину
|
|---|
| 166 | должен формироваться запрос прерывания низким уровнем сигнала fifo_rx_int и
|
|---|
| 167 | удерживаться до начала чтения fifo_rx.
|
|---|
| 168 | По SPI SW должны передаваться: при высоком уровне сигнала fifo_tx_enable -
|
|---|
| 169 | данные из fifo_tx, пока они есть, и далее последний записанный в буфер байт
|
|---|
| 170 | или флаги 0x7E, при низком уровне - флаги 0x7E.
|
|---|
| 171 | В процессе передачи данных из fifo_tx при достижении половины буфера или его
|
|---|
| 172 | конца должен формироваться запрос прерывания низким уровнем сигнала fifo_tx_int
|
|---|
| 173 | и удерживаться до начала записи в fifo_tx.
|
|---|
| 174 |
|
|---|
| 175 | 16. Все интерфейсные выводы FPGA должны быть в режиме "3.3-V LVTTL", сила
|
|---|
| 176 | тока для выходов - 4мА.
|
|---|
| 177 |
|
|---|
| 178 | 17. В FPGA должен быть встроен тестер для передачи в порты C37.94 и приёма
|
|---|
| 179 | из портов C37.94 ПСП для проверки оптических интерфейсов и волокна без участия
|
|---|
| 180 | стороннего оборудования. Тип ПСП - инвертированная 2^15-1 бит.
|
|---|
